很多PCB工程师，在初入这一行的时候，心想自己要是能画出一张优秀的PCB设计图该多棒，后来慢慢接触了protel99se、altium、cadence，随着经验的积累，发现要注意的事项越来越多，下面一起来了解下PCB板设计的进阶之路。

　　首先，大多数PCB工程师都精通电子元器件的工作原理，知道其相互影响，更明白构成电路板输入和输出的各种数据传输标准。一个优秀的电子产品不但需要有优秀的原理图，更需要优秀的PCB布局和走线，而后者对最终电路板的成败起到至关重要的作用。

　　其次，噪声问题的处理。随着设计PCB速度的提高，并发开关噪声、并发开关输出、振铃、串扰地线反弹和电源噪声等等也随之出现。要解决这些问题，还要对症下药：

　　A、振铃和串扰。对于关键信号线一定要注意串扰问题，常用的就是运用差分信号，走线用差分对走线，这样能从根本上消除感应影响，有助于减小返回路径中的感应电流产生的“反弹”噪声。

　　B、注意阻抗匹配。现在100Ω特征阻抗已经成为差分连接线的行业标准值，100Ω的差分线可以用两根等长的50Ω单端线制作。由于两根走线彼此靠近，线间的场耦合将减小线的差模阻抗。为了保持100Ω的阻抗，走线的宽度必须减小一点。结果，100Ω差分线对中每根线的共模阻抗将比50欧略为高一点。如果实在不想这么折腾，在做PCB的时候，与生产厂家商定什么走线需要什么样的阻抗。

　　C、去耦和旁路电容的使用。一般情况下，去耦电容器有助于减小PCB的电源与地平面之间的电感，控制PCB上各处的信号和IC的阻抗。旁路电容提供一个干净的电源(提供一个电荷库)。通常我们在方便PCB布线的任何地方都应布置去耦电容。对于电容的使用，应该注意的一点就是，去耦电容的布线应该尽可能的短。

　　此外，布局问题中，PCB设计中最关键的连接设计最短和最直接的路径，这样可以用最简单的做法获得最好的效果。

　　再来说说时钟信号的处理问题。相信做PCB设计的都在经受或者准备经受时钟信号干扰的问题。因为钟线走线太长太长或经过信号线等等，都就会为下游放大抖动和偏移，尤其是时钟速度增加的时候。首先，PCB设计时应该避免使用多个层来传输时钟，并且不要在时钟线上有过孔，因为过孔将增加走线的阻抗变化和信号的反射。其次，如果必须用内层来布设时钟，那么上下层应该使用地平面来减小延迟。再次，如果电源平面上不幸引入时钟噪声会增加PLL抖动，那么在修改PCB设计时可以创建一个“电源岛”，这种技术可以利用金属平面中的较厚蚀刻来实现PLL模拟电源和数字电源的隔离。

　　最后是参考设计方案。现在任何MCU都会给出其对应的参考设计，虽然这些电路板通常是为多种用途设计的，不见得与你做的设计需求刚好匹配。但是，它们仍可以作为创建解决方案的起点。从中我们可以看出关键部分的走线和摆位，这对于设计的成功率来说，也是一个很大的提高。