FET 工艺技术认证
Mentor Graphics公司（纳斯达克代码：MENT）宣布，Calibre nmPlatform 已通过TSMC 10nm FinFET V0.9 工艺认证。此外，Mentor Analog FastSPICE 电路验证平台已完成了电路级和器件级认证，Olympus-SoC 数字设计平台正在进行提升，以帮助设计工程师利用 TSMC 10nm FinFET 技术更有效地验证和优化其设计。10nm V1.0 工艺的认证预计在 2015 年第 4 季度完成。Mentor Graphics 联合 TSMC 为双方客户采用的 10nm FinFET 技术新增了一系列新功能，其中包括先进工艺的双重曝光、DRC检查、TSMC 全着色电路布局方法具体化，以及使用 Calibre nmDRC 和 Calibre RealTime 产品提高电路布局生产效率。为提升 FinFET 器件和多重曝光布局的电路仿真，我们在 Calibre xACT 中导入了新的寄生电路参数抽取模型，并对 Calibre nmLVS 的器件参数抽取进行优化。针对 10nm 级的可靠性要求，Calibre PERC 已增加 P2P 电阻和电流密度 (CD) 检查，有助于理清电气故障的根源。对于可制造性，Mentor Graphics 针对 Calibre YieldEnhancer 的 SmartFill 功能进行扩展，以期其能达到 TSMC 10nm 的填充要求。Mentor Graphics 与 TSMC 一直以来都携手合作，以确认在先进技术上的挑战并予以解决，Mentor Graphics 公司 Design to Silicon 事业部副总裁兼总经理 Joseph Sawicki 说道，双方的合作有助于我们共同的客户准时推出符合规格的设计并为全球市场提供更具竞争力的产品。我们与 Mentor Graphics 保持长期合作关系，为一代又一代的工艺提供创新性解决方案，TSMC 设计基础架构营销部高级总监 Suk Lee 说道，TSMC 与 Mentor Graphics 针对 10nm FinFET 技术的合作有助于双方客户充分利用此突破性 3D 晶体管技术的功率、性能和密度优势。Analog FastSPICE (AFS) 平台（包括 AFS Mega）多种类型的参考电路已通过 TSMC 10nm FinFET 工艺技术SPICE 模拟工具认证方案，而器件级别的认证正在进行中。Analog FastSPICE 平台为大规模纳米等级模拟、RF、混合信号、内存和全定制数字电路提供了快速而准确的电路验证。对于嵌入式 SRAM 和其他基于阵列的电路，AFS Mega 可提供精确的模拟结果。Mentor Graphics 和 TSMC 同时还携手在 Olympus-SoC 布局和布线平台上支持10nm 全着色设计方法。Olympus-SoC 改进其功能，以支持 10nm 平面规划、布局和布线要求包括多尺寸最小布局单元和跨行约束感知标准单元配置(multi-site and cross-row constraints-aware placement)、通孔1的预着色布线(pre-colored routing for via1)、着色感知最小面积规则和增量化设计规则(color-aware min area rules, and incremental design rules)，同时还能兼顾到工艺的变异情况。Mentor Graphics 还对产品进行了调整以简化多工艺技术的设计和验证流程。例如，SmartFill ECO 填充流程可帮助设计工程师应付其最后的设计变更。Calibre 工具的多重曝光功能采用的全新多重曝光图表简化技术可减少运行时间和除错工作。Mentor Graphics 联合 TSMC 对 Delta-V 检查的可用性和速度进行优化，使用 Calibre nmDRC 产品和 Calibre RealTime 工具可协助客户应付 DRC 和双重曝光日益复杂的检查。设计工程师可利用TSMC Sign-off Calibre 产品平台的Calibre nmDRC 工具，并结合 Calibre RealTime 产品来提升效率并降低整体的 TAT。Mentor Graphics 与 TSMC 持续合作，确保为双方客户提供的 EDA 工具不仅可针对最新的制程技术进行优化，而且可为其他最尖端的技术精简流程。