在印制电路板上，衔接去耦电容到电源轨迹的走线电感要比电容上的寄生电感大许多。一般来说走线电感为10nH/in.。所以当被装置到这种高电感的装置规划中，一个低电感电容的高频去耦功能会显着的下降。一般的表贴电容的ESL根本都是nH级的，而走线、焊盘描绘所带来的寄生电感的添加要比电容本身的ESL;显着得多。在如今的高频去耦运用中，最小化环路电感也是至关重要的。一种最小化环路电感的方法是削减环路区域的巨细。对规划来说，将电源轨迹走得越近越好，乃至是将电源轨迹走在IC之下，这样就可以削减环路区域的面积。尽管如此，对高频去耦来说，其功能仍是会受限于走线和电源轨迹的电感。经过运用过孔在盘垫中的方法，环路电感还可以进一步的下降。

我们在最佳的盘垫描绘面，主导电感的是过孔和电容的高度。这时候，过孔就像是一个天然的电感线圈相同。过孔的电感值正比于其长度和直径。经过一个过孔（8mil）穿过60mil的电路板衔接一个去耦电容可以添加1nH的电感。还有，电流传送时它的垂直间隔会加大环路的巨细然后加大电感量。最优的盘垫描绘和最小化电容顶部到电源和地层的间隔，这样和去耦电容的电感被减小即是理所应当的了。