资深工程师介绍FPGA及其学习技巧 大学时代第一次接触FPGA至今已有10多年的时间，至今记得当初第一次在EDA实验平台上完成数字秒表、抢答器、密码锁等实验时那个兴奋劲。当时由于没有接触到HDL硬件描述语言，设计都是在MAX+plus II原理图环境下用74系列逻辑器件[作者不是指实际的74系列器件，而是以74系列命名的各种门逻辑]搭建起来的。后来读研究生，工作陆陆续续也用过Quartus II、Foundation、ISE、Libero[几个不同FPGA主流厂家的FPGA设计环境]，并且学习了VerilogHDL语言，学习的过程中也慢慢体会到Verilog的妙用，原来一小段语言就能完成复杂的原理图设计，而且语言的移植性可操作性比原理图设计强很多。在学习一门技术之前我们往往从它的编程语言入手，比如学习单片机时,我们往往从汇编或者C语言入门。所以不少开始接触FPGA的开发人员,往往是从VHDL或者Verilog开始入手学习的。但我个人认为，若能先结合《数字电路基础》系统学习各种74系列逻辑电路，深刻理解逻辑功能,对于学习HDL语言大有裨益，往往会起到事半功倍的效果。当然,任何编程语言的学习都不是一朝一夕的事，经验技巧的积累都是在点滴中完成,FPGA设计也无例外。下面就以我的切身体会，谈谈FPGA设计的经验技巧。功能足够强大的可编程器件PLD/FPGA - Altera/Intel的MAX10我们先谈一下FPGA基本知识1.硬件设计基本原则FPGA(Field-Programmable Gate Array)，即现场可编程门阵列,它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路领域中的一种半定制电路而出现的，既解决了定制电路的不足[功能固定，后期修改不灵活]，又克服了原有可编程器件门电路数有限的缺点。一个设计如果时序余量较大，所能跑的频率远高于设计要求，能可以通过模块复用来减少整个设计消耗的芯片面积，这就是用速度优势换面积的节约；反之，如果一个设计的时序要求很高，普通方法达不到设计频率,那么可以通过数据流串并转换，并行复制多个操作模块，对整个设计采用乒乓操作和串并转换的思想进行处理，在芯片输出模块处再对数据进行并串转换。从而实现了用面积复制换取速度的提高。[上面两段讲得有点晦涩，通俗的意思也就是说一个人干不过来的活，可以多个人同时干，这样速度就快了, FPGA硬件资源丰富，可以通过多个功能模块并行处理的方式加快系统整体的处理速度]● 硬件原则: 理解HDL本质。● 系统原则: 整体把握。● 同步设计原则: 设计时序稳定的基本原则。2.Verilog作为一种HDL语言, 对系统行为的建模方式是分层次的比较重要的层次有系统级、算法级、寄存器传输级、逻辑级、门级、电路开关级。3.实际工作中,除了描述仿真测试激励时使用for循环语句外,极少在RTL级编码中使用for循环这是因为for循环会被综合器展开为所有变量情况的执行语句，每个变量独立占用寄存器资源，不能有效的复用硬件逻辑资源，造成巨大的浪费。一般常用case语句代替。4. if…else…和case在嵌套描述时是有很大区别的if…else…是有优先级的，一般来说,第一个if的优先级最高，最后一个else的优先级最低。而case语句是平行语句,它是没有优先级的,而建立优先级结构需要耗费大量的逻辑资源，所以能用case的地方就不要用if…else…语句。补充:1.也可以用if…; if…; if…;描述不带优先级的平行语句。5.FPGA一般触发器资源比较丰富, 而CPLD组合逻辑资源更丰富【其实这句话说的不对，CPLD的规模一般较小，速度快，内部的寄存器尤其是块状寄存器少，而FPGA只是内部的寄存器资源非常丰富，组合逻辑也不杀，取决于选用的系列和具体的型号，在同样的价格下，如果不需要太多的寄存器，而主要需要的是组合逻辑，选择PLD会更合适】6.FPGA和CPLD的组成FPGA基本有可编程I/O单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等6部分组成。【时钟发生器也是很重要的一部分，为了将器件运行在更高的速度，FPGA内部都集成了锁相环PLL电路】CPLD的结构相对比较简单，主要由可编程I/O单元、基本逻辑单元、布线池和其它辅助功能模块组成。FPGA内部核心功能7.Block RAM3种块RAM结构，M512 RAM(512bit)、M4K RAM(4Kbit)、M-RAM(64Kbit)。● M512 RAM:适合做一些小的Buffer、FIFO、DPRAM、SPRAM、ROM等；● M4K RAM: 适用于一般的需求；● M-RAM: 适合做大块数据的缓冲区。Xilinx 和 Lattice FPGA的LUT可以灵活配置成小的RAM、ROM、FIFO等存储结构，这种技术被称为分布式RAM。【Altera/Intel的也可以啊】补充：但是在一般的设计中，不提倡用FPGA/CPLD的片内资源配置成大量的存储器，这是处于成本的考虑。所以尽量采用外接存储器。　　8.善用芯片内部的PLL或DLL资源完成时钟的分频、倍频率、移相等操作不仅简化了设计，并且能有效地提高系统的精度和工作稳定性。【主要是可以通过外部比较普通的时钟，就可以在FPGA内部运行到几百MHz的频率，并且可以产生各种不同相位的时钟给不同的时序逻辑】　　9.异步电路和同步时序电路的区别异步电路:● 电路核心逻辑有用组合电路实现;● 异步时序电路的最大缺点是容易产生毛刺;● 不利于器件移植;● 不利于静态时序分析(STA)、验证设计时序性能。同步时序电路:● 电路核心逻辑是用各种触发器实现;● 电路主要信号、输出信号等都是在某个时钟沿驱动触发器产生的;● 同步时序电路可以很好的避免毛刺;● 利于器件移植;● 利于静态时序分析(STA)、验证设计时序性能。